摘要：針對某些特殊的測試試驗要求測試系統高性能、微體積、低功耗，在存儲測試理論基礎上，進行了動態存儲測試系統的FPGA設計。介紹了該系統的組成，對控制模塊進行了詳細設計。針對測試環境的多樣性設計了采樣策略，能對頻率多變的信號進行實時記錄。通過實驗驗證了設計的正確性，證實了所設計的采樣策略對多種變化規律的信號采集具有通用性，擴展了系統的應用范圍。
　　
　　引言
　　
　　動態測試技術是以捕捉和處理各種動態信息為目的的一門綜合技術，它在當代科學技術中地位十分重要，在航天航空、儀器儀表、交通運輸、軍事、醫療等研究中均應用廣泛。常用的測試方法有遙測與存儲測試，與無線電遙測儀相比，存儲測試儀結構更為簡單、無需發送天線、體積小、功耗低。存儲測試技術是對被測對象沒有影響或影響在允許范圍的條件下，在被測體內放置微型數據采集存儲測試儀，現場實時完成信號的快速采集和存儲，事后回收，由計算機處理和再現測試信息同時保證測試儀器完好的一種動態測試技術。由于存儲測試對測試結果影響較小，測試數據準確可靠，已經漸漸成為測試動態參數的重要手段。
　　
　　1、系統整體設計
　　
　　測試信號通過傳感器輸入測試電路中進行處理并存儲，隨后通過接口電路輸入到計算機中。測試參數限于一定范圍，測試通道數為4通道，zui大采樣頻率為1MHz，zui大存儲容量為512kW。本設計選用Altera公司推出的CycloneⅡ系列的EP2C5T144I8芯片。該芯片具有4608個邏輯單元，26塊M4KRAM塊，13個嵌入式乘法器，2個鎖相環，用戶I／O引腳數目有89，可以滿足設計要求，并且有一定余量，方便以后功能的擴展。AD轉換器選用AD公司推出的AD7492，而存儲器選用NanoAmp公司推出的N08L163WC2A，容量為512k×16bit。系統的整體框圖如圖1。　　
　　FPGA控制模塊實現對整個系統的邏輯控制，主要包括：AD控制、存儲器的讀寫、時鐘產生、負延遲計數及觸發模塊等。其中時鐘模塊為系統各芯片提供工作時鐘，并產生適合不同環境的采樣時鐘信號。負延遲模塊是為確保記錄信號的完整性，不致于把觸發信號以前的數據丟失。本設計負延遲為8kW，負延遲計數器記滿(512-8)kW后停止計數，采樣結束。觸發模塊主要是對系統由一個環境進入另一個環境的方式進行控制。觸發方式包括外觸發、計數觸發、比較觸發。計數觸發是對采樣點數進行計數，采樣點數等于預設的計數點數時，就會產生觸發信號。比較觸發是采樣值與預設值作比較，當采樣值大于或小于預設值時就會產生觸發信號。
　　
　　2、采樣策略的研究
　　
　　2．1變頻采樣的狀態設計
　　
　　在一些測試中，例如彈丸在全彈道運動過程中的加速度變化、石油開采過程中射孔時的壓力變化，被測信號的頻率變化很大，因此僅由信號的zui高上限截止頻率確定采樣頻率是不合理的，信號的采樣頻率應該是可變的。因此，需要對被測信號進行采樣規律設計，即設計一定的采樣策略，綜合考慮模糊誤差、測量時間、存儲容量等因素，從而達到*的測試效果。張文棟教授結合存儲測試理論與應用對動態測試的信號存儲過程提出了四種采樣策略，包括均勻采樣策略、自動分段均勻采樣策略、編程分段自適應均勻采樣策略以及自適應采樣策略，這四種采樣策略均適合瞬態速變信號的存儲記錄。
　　
　　根據被測信號頻率變化很大的特點，設計如圖2所示的狀態圖，實現對此類信號的變頻采樣。測試系統分環境對信號采樣記錄，每個環境的采樣頻率可以在采樣前進行設置，本系統設計為三個環境，即采樣頻率zui多變化三次。　　
　　在存儲測試開始之前，通過軟件編程將采集存儲過程分為幾個階段，根據被測信號的變化，每一個階段的采樣頻率、存儲點數、采樣開始時間會作自適應的調整。首先接通電源使電路處于復位態，此時數字電源VDD為通電、模擬電源VEE為斷電狀態，系統中只有FPGA控制模塊工作；然后對電路編程設定各個環境的采樣頻率，給電路上電，電路進入等待觸發態，此時VDD、VEE通電，存儲器、AD轉換器啟動，開始采樣，地址計數器開始工作；觸發信號TRI1到來后，進入f1采樣態，系統按編程設定的采樣頻率f1開始采樣，負延遲計數器開始工作；2環境觸發后，系統按照設定的采樣頻率f2進行采樣，此時處于f2采樣態；3環境觸發后，系統按采樣頻率f3采樣，處于f3采樣態；當負延遲計數器計滿設定值時，地址計數器和負延遲計數器均停止工作，VEE斷電，系統進入等待讀出態；在讀出數據態，地址同步推進，直到讀完所有的數據。
　　
　　2．2變頻采樣的模塊設計
　　
　　采樣頻率決定了采樣信號的質量和數量，采樣頻率太高，會使采得的信號數量劇增，占用大量的存儲單元，采樣頻率太低的話，會使模擬信號的某些信息丟失，恢復出的信號會出現失真。為了達到*效果，必須根據信號的特點選擇合適的采樣頻率。圖3為設計的采樣時鐘選擇模塊。　　
　　設計可選采樣頻率有八種，如圖3中1MHz～1kHz，都是由FPGA的時鐘模塊分頻而來，可根據實際情況修改。S1、S2為環境選擇信號；P0～P2、P3～P5、P6～P8三組信號分別是三個環境的采樣頻率控制字，在測試前根據環境采樣頻率的需要來編程設定；模塊mux8為8選1數據選擇器，根據輸入的三個控制字來選擇對應的采樣頻率輸出。系統上電后，環境選擇信號S1、S2為“00”，模塊mux3將1環境的采樣頻率控制字P0、P1、P2輸入到模塊mux8中，系統自動以1環境的采樣頻率進行采樣；2環境的觸發信號到來時，S1、S2由“00”跳變為“10”，2環境的采樣頻率控制字P3～P5送到mux8中，以2環境的采樣頻率進行采樣；當3環境的觸發信號來臨，S1、S2由“10”跳變為“11”，3環境的采樣頻率控制字P6～P8被選中，系統以3環境的采樣頻率采樣。
　　
　　3、實驗驗證
　　
　　該實驗對標準信號發生器輸出的正弦波信號進行采集和存儲，采樣策略選擇為三環境采樣，1環境采樣頻率為1MHz，2環境為100kHz，3環境為50kHz，外觸發進入1環境，計數觸發進入2環境，計數值128kW，計數觸發進入3環境，計數值32kW。系統采樣完畢后，連接到計算機通過上位機軟件讀取數據，實驗波形如圖4。　　
　　設置為計數128kW進入2環境，計數32kW進入3環境，而系統負延遲為8kW，分為4個通道，因此1、2環境的分界點為(128+8)·1024／4=34816點，2、3環境的分界點為(128+8+32)*1024／4=43008點，實驗波形與計算值相符。如表1所示：　　
　　通過上表可以看出，系統變頻采樣模塊的設計滿足系統的要求，并且系統是*按照設定的采樣策略進行采樣的。
　　
　　4、結束語
　　
　　介紹了一種用FPGA實現的動態測試存儲測試系統。通過實驗驗證，表明系統能對信號進行不失真采樣存儲。證實了所設計的采樣策略對多種變化規律的信號采集具有通用性，實現了對信號的變頻采樣，擴展了系統的應用范圍。