【儀表網(wǎng) 研發(fā)快訊】2月12日，華中科技大學集成電路學院繆向水教授、李祎教授團隊在《科學進展》(Science Advances)期刊在線發(fā)表了團隊在憶阻存算一體技術(shù)方面的最新研究成果，論文題為“Fully Analog Iteration for Solving Matrix Equations with In-memory Computing”。該研究結(jié)合了憶阻全模擬域迭代電路和數(shù)字處理器的特點和優(yōu)勢，構(gòu)建了一套異構(gòu)矩陣方程求解系統(tǒng)，為實現(xiàn)低時間復(fù)雜度、高精度、高能效的憶阻存算一體硬件提供了新方案。
 

圖1.(a)矩陣方程的應(yīng)用場景；(b)數(shù)字計算與憶阻模擬計算的時間復(fù)雜度對比
 

　　矩陣方程求解是現(xiàn)代科學與工程建模的基礎(chǔ)問題。在密度泛函計算、TCAD等實際任務(wù)中，計算機系統(tǒng)通常需要求解復(fù)雜的高維矩陣方程以滿足建模精度需求。當前，主流數(shù)字計算機面臨數(shù)值迭代算法O (N³)時間復(fù)雜度的限制以及馮·諾依曼架構(gòu)瓶頸導(dǎo)致的算力與能效挑戰(zhàn)。憶阻存算一體技術(shù)被視為實現(xiàn)高能效計算的新范式，然而國際上已報道的大部分憶阻方程求解器由于低精度模擬計算機制的限制，時間復(fù)雜度、能效和精度三個重要性能指標之間存在突出矛盾。
 

圖2. 憶阻全模擬迭代計算
 

　　為解決上述難題，研究團隊在前期憶阻矩陣方程求解器的研究基礎(chǔ)上，提出了將憶阻全模擬求解器與數(shù)字處理器融合，構(gòu)建混合域異構(gòu)矩陣方程求解系統(tǒng)的新思路。該系統(tǒng)可在憶阻陣列中執(zhí)行全模擬迭代，以低時間復(fù)雜度生成初始解，進而利用數(shù)字處理器計算修正得到高精度解(Analog Iteration with Digital Refinement, AIDR)。實驗中，團隊制備了一種基于二值憶阻器的迭代求解電路，在模擬域內(nèi)實現(xiàn)了可變精度的矩陣方程數(shù)值迭代計算。該電路具有可擴展的拓撲結(jié)構(gòu)和O (1) 計算時間復(fù)雜度，在基準求解測試中取得了10-3的求解誤差，從而支撐AIDR系統(tǒng)在亞線性時間復(fù)雜度(O (Nb)，b = 0.38)下實現(xiàn)誤差低于10-12的高精度求解。將AIDR系統(tǒng)用于擴散方程求解、硅P-N結(jié)平衡態(tài)模擬等計算任務(wù)中進行性能評估，結(jié)果表明在達到與商用CPU(Intel Core i5-13600K)相當求解精度(雙浮點計算精度)時，系統(tǒng)實現(xiàn)了的41-128倍求解速度提升以及81-160倍的能耗降低。
 

　　該項研究不僅為基于憶阻器構(gòu)建低時間復(fù)雜度、高精度浮點計算系統(tǒng)難題提供了有效方案，所設(shè)計的憶阻模擬迭代電路還可以作為實現(xiàn)大規(guī)模集成的求解器芯片的核心模塊。研究成果有望進一步應(yīng)用于計算建模、機器人定位與地圖構(gòu)建等場景，開拓憶阻存算一體技術(shù)在科學計算、具身智能等重要領(lǐng)域的應(yīng)用潛力。
 

　　圖3.(a)所構(gòu)建的AIDR求解系統(tǒng)及憶阻全模擬迭代電路；(b)基于AIDR系統(tǒng)的硅P-N結(jié)平衡態(tài)模擬及求解性能評估。
 

　　華中科技大學為論文第一完成單位和唯一通訊單位，集成電路學院博士后李健聰和博士研究生薛亦白為共同第一作者，李祎、繆向水為共同通訊作者，香港智能晶片與系統(tǒng)研發(fā)中心陳佳博士參與了本工作。
 

　　該研究工作得到了科技部國家重點研發(fā)計劃、科技創(chuàng)新2030重大研究計劃、華中科技大學基礎(chǔ)研究支持計劃、湖北省自然科學基金計劃的資助，以及國家集成電路產(chǎn)教融合創(chuàng)新平臺、先進存儲器湖北省重點實驗室等平臺的支持。